ETOF: 대규모 CMOS 회로를 위한 효율적인 트랜지스터 수준 최적화 플로우

디지털 VLSI의 계산 효율성은 제조 기술의 발전과 함께 증가해왔으나, 포스트 무어의 물리적 한계로 인해 이 진전이 둔화되고 있습니다. 효율을 개선하기 위해 표준 셀 수준 합성의 개선으로 저전력 설계 시 트랜지스터 수를 줄일 수 있습니다. 하지만 이 수준의 설계 공간은 제한적이어서 트랜지스터 수준 최적화 여지가 남아 있습니다. 이전 연구들은 트랜지스터 수준 최적화를 탐구했으나 대부분 소규모 회로에 집중되어 있고, 대규모 접근법은 거칠고 전체적인 관점이 부족합니다. 본 논문에서는 CMOS VLSI를 위한 효율적인 트랜지스터 수준 최적화 플로우를 제안합니다. 이 플로우는 (1) 가중 셀 공유율이라는 메트릭에 기반한 빠른 품질 추정 방법을 포함하는 분할 알고리즘, (2) 정확한 최적화 잠재력 평가를 위한 전용 특징 선택을 가진 신경망 모델, (3) 분할 간의 의존성을 전역적으로 고려한 효과적인 반복 분할 선택 방법으로 구성되어 트랜지스터 수준 합성 도구에 적합한 분할을 획득합니다. 이 플로우는 주어진 디지털 회로 넷리스트를 최적화하여 트랜지스터 수를 줄일 수 있습니다. 실험 결과, 제안된 플로우가 표준 셀 논리 합성 대비 평균 11.04%, 진일보한 대규모 트랜지스터 수준 최적화 대비 7.94% 트랜지스터 수 감소를 달성함을 보여줍니다.