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Integrar o aprendizado em dispositivo em sistemas autônomos requer estruturas de redes neurais que alcancem alta eficiência energética e baixa latência. Embora redes neurais por spikes (SNNs) forneçam um paradigma promissor orientado a eventos, implementar aprendizado eficiente em hardware continua sendo um desafio devido à sobrecarga computacional do sinal de erro e gradientes globais. Este artigo apresenta uma estrutura hierárquica de codificação preditiva por spikes (SPC) orientada a hardware, projetada para sistemas end-to-end dirigidos por eventos. A arquitetura proposta implementa um mecanismo implícito de codificação de erro de previsão por meio de conexões de feedback laterais locais e supervisórias, eliminando a necessidade de memória dedicada para armazenamento de erro ou comunicação complexa de erro entre camadas. Toda a estrutura é organizada e parametrizada para implementação física, utilizando simulações alinhadas a digital e operações aritméticas. Avaliamos o sistema em conjuntos de dados neuromórficos usando uma resolução temporal fixa de 1 ms para refletir as restrições de hardware em tempo real. Resultados experimentais demonstram que a estrutura SPC pode identificar eficazmente estímulos provenientes de fluxos de eventos transitórios, alcançando aprendizado estável em dispositivo. Nosso trabalho oferece um caminho prático para a implantação de redes hierárquicas de spikes escaláveis e de baixo consumo em ambientes com recursos limitados.
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Jung-Gyun Kim
Byung‐Geun Lee
Applied Sciences
Gwangju Institute of Science and Technology
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Kim et al. (Thu,) estudaram esta questão.
www.synapsesocial.com/papers/6a095bef7880e6d24efe1cd4 — DOI: https://doi.org/10.3390/app16104896
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