VeriGen: Un Modelo de Lenguaje Extenso para la Generación de Código Verilog

En este estudio, exploramos la capacidad de los Modelos de Lenguaje Extenso (LLMs) para automatizar el diseño de hardware completando automáticamente código Verilog parcial, un lenguaje común para diseñar y modelar sistemas digitales. Ajustamos finamente LLMs preexistentes en conjuntos de datos de Verilog compilados a partir de GitHub y libros de texto de Verilog. Evaluamos la corrección funcional del código Verilog generado utilizando un conjunto de pruebas especialmente diseñado, que incluye un conjunto de problemas personalizado y bancos de prueba. Aquí, nuestro modelo CodeGen-16B de código abierto ajustado supera al modelo comercial de última generación GPT-3.5-turbo con un aumento general del 1.1%. Al probar con un conjunto de problemas más diverso y complejo, encontramos que el modelo ajustado muestra un rendimiento competitivo frente al estado del arte gpt-3.5-turbo, destacándose en ciertos escenarios. Notablemente, demuestra una mejora del 41% en la generación de código Verilog sintácticamente correcto en diversas categorías de problemas en comparación con su contraparte preentrenada, resaltando el potencial de LLMs más pequeños y desarrollados internamente en la automatización del diseño de hardware. Publicamos nuestros scripts de entrenamiento/evaluación y puntos de control LLM como contribuciones de código abierto.