Sichere Prozessoren werden zunehmend eingesetzt, um sensible Arbeitslasten vor einer Vielzahl von Angriffen, einschließlich physischer Angriffe auf den externen Speicher, zu schützen. Dies macht eine hochleistungsfähige Speicherverschlüsselung und Integritätsprüfung zu einer Schlüsselanforderung. Modernste Verfahren kombinieren AES-basierte, vollständige Speicherverschlüsselung mit Integritätsbäumen, wie z.B. Intel SGX-style Counter Trees. Die zusätzliche kryptographische Latenz und der erhöhte Latenzaustausch durch Integritätsmetadaten können die Leistung jedoch erheblich beeinträchtigen, wenn sie nicht sorgfältig in das Speichersystem integriert werden. Bestehende Arbeiten konzentrieren sich hauptsächlich auf spezielle Konstruktionen, Integritätsbaumlayouts und Caching von Metadaten, während Scheduling von Speicherkontrollern weitgehend als unwissend bezüglich der Struktur und der Zugriffsmuster von Integritätsbaumoperationen behandelt wird, wodurch Leistungspotenziale ungenutzt bleiben.In dieser Arbeit konstruieren wir zunächst ein realistisches Basissystem, abgekürzt als AIM, indem wir AES-basierte, vollständige Speicherverschlüsselung und Intel SGX-style Counter Trees in den gem5-Simulator mit einem DRAMsim3-basierten Speichermodell integrieren. Anschließend führen wir ein Schema für Integrity-Tree-Aware Memory Scheduling ein, das auf einem Integrity Tree Request Buffer (IntTRB), Left-Merge-Defrag (LMD) zur Eliminierung redundanten Datenverkehrs und Similarity-based Scheduling (SBS) zur Ausnutzung von Lokalität bei Integritätsmetadaten basiert. Dieses Design optimiert Integritätsbaumoperationen, mit dem Ziel, Verzögerungen durch redundanten Datenverkehr und Unverfügbarkeit von kryptographischen Einheiten zu reduzieren, ohne die ursprünglichen Sicherheitsgarantien zu verwerfen.Experimentelle Auswertungen unter Verwendung der SPEC CPU 2017 Benchmarks zeigen, dass die naive AIM-Konfiguration im Vergleich zu einer ungesicherten Baseline, Verlangsamungen um bis zu einer Größenordnung verursachen kann. Mit den vorgeschlagenen Optimierungen wird der Leistungsverlust auf etwa eine zweifache Verlangsamung reduziert, während die DRAM-Row-Buffer-Lokalität und die effektive Bandbreite für das Speichersicherheitssystem verbessert werden. Neben der Quantifizierung dieser Gewinne demonstriert die Arbeit auch eine schnelle Methodik für Design Space Exploration bezogen auf sichere Speicherarchitekturen durch Cycle-Accurate Simulationen.
Norbert Tremurici (Sun,) studied this question.