L'objectif de cette thèse est d'atteindre 0,5 V haute vitesse faible puissance SRAM. Pour ce faire, les cellules SRAM de pointe, des tableaux et des architectures de bus sont examinées. Les questions difficiles sont alors précisées. Pour répondre aux exigences, une cellule de 5T d'alimentation statique de puissance boostée, combiné avec WL boosté et milieu point de détection et d'un tableau de multi divisé BL ouvert sont proposées et évaluées. Pour encore accélérer l'opération d'écriture, un tableau de 4Kb sélectivement stimulé puissance alimentation 5T cell est proposé et évalué par simulation. Nous découvrons que le point milieu de détection avec moitié VDD BL precharge est plus stable lors de lire que la VDD complet conventionnelle precharge. En outre, pour atteindre un bus robuste à grande vitesse de faible puissance 0,5-V,une architecture de bus dynamique avec un bus factice, qui se compose d'un pilote de dynamique et d'un récepteur dynamique, est proposée. Le pilote dynamique permeten particulier de grande vitesse même à 0,5 V avec overdrive porte accrue enchangeant les lignes électriques de VDD/2 en mode veille avec VDD en mode actif. Ilaccélère encore avec l'aide du bus factice cette impulsion gena pour suivre le point dedétection tension du bus pour réduire l'oscillation de l'autobus. Ensuite, unearchitecture de bus 0,5-V 28 nm FD-SOI 32 bits à l'aide de la proposition estevaluaevaluated par simulation. Il s'avère que l'architecture a un potentiel à exploiterun bus 1-pF à 50-mV swing, 1,2 GHz et un courant de veille de 1,1 µA, avec x3-5 plus rapidement et plus de deux ordre plus faible courant de veille que l'architecture statique conventionnelle.
Khajaahmad Shaik (2016) studied this question.